本节介绍后端处理的剩余部分，上节我们讲到floorplan和placement。后面就到了CTS阶段。

1、在此之前，从synthesis开始到placement，Clock都被假设为理想的，从clock port到reg/CK的延时都为0；需要构建一棵Clock Tree，把Clock信号从port送到reg/CK；

2、Clock Tree长好之后还需要对timing进行优化（这个阶段的优化叫做PostCTS Opt），包括setup和hold；

(资料图片仅供参考)

第一：place_opt是基于理想时钟而对设计进行，长完Clock Tree之后的时刻和理想时钟存在区别；

第二：CTS的过程中工具会挪动原来的单元，导致delay有变化；

第三：需要修Hold timing，因为在这之前一直没理会Hold；

3、要完成对Clock Net的绕线（route），这是因为Clock Net比普通的信号Net更重要，所以要先route；

Pre-CTS之前的Clock如上图所示，Post-CTS之后的Clock如下图所示：

Post-CTS Opt之后需要进行timing分析。此步骤通过后进行Initial Route：对所有未绕线的net进行绕线。

绕线之后（PostRoute）进行Timing优化：包括setup和hold，及power和Area优化：

1、此时所有net都已经完成route，这时叫detailedroute（之前的阶段是Virtual Route），所以此时的RC信息和之前估算的会有些区别，delay会有变化；

2、PostRoute优化之后也需要分析是否满足。

在以上步骤满足时序要求之后，就要为提高良率（yield）和解决物理规则违规做的工作：

WireSpreading

Redundant ViaInsertion

FillerCellInsertion

Metal Fill Insertion

Metal Slotting

1、这一步也通常被称为DFM（Design For Manufacturing）；

2、良率（Yield）：因为有些芯片在wafer上制造出来有缺陷，有的芯片能正常工作，有些芯片工作不正常，那么正常的芯片占总芯片的比例就是良率；

Wire Spreading

顾名思义，就是把线拓宽。如果一粒灰尘落在线上面会影响导通性能甚至短路，在没有很多线时可把线拓宽，线间距拉大。

Redundant ViaInsertion

在不同层的连接点Via处，添加冗余Via，这样即使一个连接点坏掉了，还有其它连接点。

Filler Cell

填充没有实际功能的cell。在未摆放cell的row/site中填充标准单元，构建连续完整的NWell/PWell。

Metal Fil

一般Fab会给出每平方um中最低/最高metal密度，对于metal密度太低的地方，电路蚀刻时会更严重，导致metal变形，导通性下降。一般解决办法是填充Metal，虽然这些metal没有实际用途。

MetalSlot

对于二氧化硅上面覆盖的Metal，时间长了热胀冷缩可能两端会翘起来，对于这种情况可在metal上挖洞。

DFM做完后，下面是写出数据，包括top.gds，top.sdc和top.dc.v，top.pg.lvs.filler.v等，用于形式验证和sign off等。

之前的形式验证是比较rtl和DC综合后的网表，这次的形式验证是比对DC综合后的网表和布局布线之后的网表，两者不同。

时序最终步骤：Signoff STA：StartRC+PT

1、STA：StaticTiming Analysis，是相对于使用激励动态仿真而言的，STA通过静态分析delay并检查时序是否满足；

2、Sigoff STA：可以理解为最终的、权威的STA，此处timing要是过了就人为性能满足要求了；

3、Signoff STA要求使用最精确的RC寄生参数和STA算法；

4、高精度的RC参数要synpsys的StarRC工具提取，Cadence相应的工具叫QRC；

5、STA工具用synopsys的PrimeTime（PT），Cadence相应的工具叫ETS；

首先用StarRC提取寄生参数，输出精确延时的.spef文件

然后使用PT工具做signoff，signoff通过时序分析就完全结束了。

物理验证是必不可少的，Physical Verfication：DRC，LVS和Antenna

DRC：物理规则检查（Design Rule Check）

Fab的要求，会给IC后端一个drc的rule文件，包含所有物理要求，例如线宽度，线间距，相邻层的正交距离等。

DRC检查工具使用Calibre DRC，检查迭代过程如下如所示。

Antenna天线规则检查

放置在电磁场中的金属线（天线）产生电压，电压大到一定程度会损坏MOSFET栅极处的薄氧化物，将管子击穿。在加工过程中，随着金属丝长度的增加，施加在栅氧化层上的电压增加，天线规则定义了可接受的天线比率

天线比率：

与闸门连接的金属面积闸门组合面积或者与闸门连接的金属面积组合周长

LVS：Layout vs. Schematic

前两步形式验证无法保证GDS和布局布线后的网表等价，所以需要LVS。

后面三步物理验证统一使用Calibre工具。

Power Signoff：IR Drop

对于整个芯片后端电压而言，电压由外部PAD供电，越往芯片内部走，电压降越大。

Static IR drop

—VDD+VSS不能超过3%（寄存器）

—VDD+VSS不能超过5%（线wire bond）

Dynamic IR drop

—signoff要求的3-5倍

—扫描模式IR drop

漏电功耗通常在时钟边沿附近

当很多寄存器同时翻转时，在一个小的时间窗口内分析IR drop

Power分析常用工具有Cadence的EPS和Synopsys的PrimeRail（该工具后续版本可能是PTPX）。

审核编辑：刘清